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| File - Studienarbeit Projekt Codeschloss | ||||||||
| Description | ||||||||
| Bei der vorliegenden Ausarbeitung handelt es sich um eine Belegarbeit im Fach "Entwurf integrierter Schaltungen und Systeme" im Master-Studiengang "Informatik- und Kommunikationssysteme" an der Hochschule Merseburg (FH), die das Projekt "Codeschloss" dokumentiert. Im Rahmen dieses Projektes wurde eine Schaltung auf einem Field Programmable Gate Array (FPGA) mit Hilfe der Sprache Very High Speed Integrated Circuit Hardware Description Language (VHDL) und der Entwicklungsumgebung Altera Quartus II/ModelSim synthetisiert. Diese Arbeit erlaeutert das Projektziel, den Versuchsaufbau, die Konzeption, Realisierung und Simulation der Schaltung und diskutiert die Projektergebnisse. |
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| Downloads | Views | Developer | Last Update | Version | Size | Type | Rank | |
| 5,230 | 6,168 | Rene Schwarz | Oct 11, 2012 - 05:47 | 1.0 | 1.33MB |  , out of 89 Votes. |
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| File Hash | ||||||||
| MD5: 75e5108dfd95f5e5a18a02302c9a6f84 · SHA1: c5cb8e69d3b83afdbaa66514db181ed2c18df506 | ||||||||
| File Tags | ||||||||
| Entwurf Systeme Schaltungen integrierter EiS VHDL Codeschloss Quartus FPGA Altera ModelSim | ||||||||
| Download Time | ||||||||
| 56Kbit Modem: 3m 20s · 256Kbit: 44s · 1Mbit: 11s · 3Mbit: 4s | ||||||||
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